32-bit RISC-V 상에서의 사전 연산을 활용한 Fixslicing AES-CTR 속도 최적화 구현

Vol. 32, No. 1, pp. 1-9, 2월. 2022
10.13089/JKIISC.2022.32.1.1, Full Text:
Keywords: AES, CTR, Fixslice, Optimized implementation, RISC-V
Abstract

Fixslicing AES는 Bitsliced AES의 선형 계층에서 많은 Cycle이 발생하는 것을 최소화하기 위해 Shiftrows 단계를 생략한 기법으로 Bitsliced 기법 대비 30% 성능 향상을 보여준다. 하지만 생략된 Shiftrows 를 보완하기 위해 코드량이 증가되기 때문에 Shiftrows를 절반만 생략한 Semi-Fixsliced와 완전히 생략한 Fully-Fixsliced로 나뉜다. 본 논문에서는 사전 연산 테이블 기법을 활용한 RISC-V 상에서의 Fixslicing AES 의 CTR 모드 구현을 제안한다. CTR 모드의 특징을 활용하여 2-라운드 SubBytes 연산까지의 사전 연산을 통해 암호화 과정에서 2-라운드 SubBytes까지 생략한 빠른 암호화가 가능하다. 해당 기법을 활용하여 32-bit RISC-V 상에서 Semi-Fixsliced는 하나의 블록을 암호화하는 비용은 1,345 Cycle이며 기존 대비 7%의 성능 향상, Fully-Fixsliced는 1,283 Cycle 이며 기존 대비 9%의 성능 향상을 확인하였다.

Statistics
Show / Hide Statistics

Statistics (Cumulative Counts from December 1st, 2017)
Multiple requests among the same browser session are counted as one view.
If you mouse over a chart, the values of data points will be shown.


Cite this article
[IEEE Style]
엄시우, 김현준, 심민주, 송경주 and 서화정, "32-bit RISC-V 상에서의 사전 연산을 활용한 Fixslicing AES-CTR 속도 최적화 구현," Journal of The Korea Institute of Information Security and Cryptology, vol. 32, no. 1, pp. 1-9, 2022. DOI: 10.13089/JKIISC.2022.32.1.1.

[ACM Style]
엄시우, 김현준, 심민주, 송경주, and 서화정. 2022. 32-bit RISC-V 상에서의 사전 연산을 활용한 Fixslicing AES-CTR 속도 최적화 구현. Journal of The Korea Institute of Information Security and Cryptology, 32, 1, (2022), 1-9. DOI: 10.13089/JKIISC.2022.32.1.1.