에러 정정을 위한 Viterbi 알고리즘의 FPGA 구현

Vol. 9, No. 1, pp. 115-126, 2월. 1999
10.13089/JKIISC.1999.9.1.115, Full Text:
Keywords:
Abstract

통신 및 컴퓨터 시스템의 처리 속도가 높아짐에 따라 에러 정정을 위해서 고속의 데이터 처리가 필요하게 된다 본 논문에서는 무선 통신 시스템에서 적용 가능한 복호 알고리즘을 제안하고, 이를 이용하여 부호기 및 복호기를 설계한다. 부호기와 복호기를 VHDL로 설계한 후, V-system을 이용하여 관련 회로를 시뮬레이션 한다. 설계된 알고리즘은 SYNOPSYS 툴을 사용하여 합성하고, XILINX XC4010EPC84-4를 이용하여 one chip화하여, 입력 클락으로 20MHz를 사용하였을 때 data arrival time은 29.20ns였고, data require time은 48.70ns였다.

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Cite this article
[IEEE Style]
조현숙, 한승조 and 이상호, "The FPGA Implementation of The Viterbi Algorithm for Error Correcting," Journal of The Korea Institute of Information Security and Cryptology, vol. 9, no. 1, pp. 115-126, 1999. DOI: 10.13089/JKIISC.1999.9.1.115.

[ACM Style]
조현숙, 한승조, and 이상호. 1999. The FPGA Implementation of The Viterbi Algorithm for Error Correcting. Journal of The Korea Institute of Information Security and Cryptology, 9, 1, (1999), 115-126. DOI: 10.13089/JKIISC.1999.9.1.115.